TSMC, socio de fabricación de Apple, anunció su procesador de semiconductores más nuevo, empaque avanzado y tecnologías de circuitos integrados 3D “para impulsar la próxima generación de innovaciones de inteligencia artificial con liderazgo en silicio en el North America Technology Symposium 2024 de la compañía celebrado en en Santa Clara, California.
Qué presentó TSMC en el 30º simposio
Presentó la tecnlología TSMC A16 (no confundir con el procesador A16 de Apple): con la tecnología N3E líder en la industria de TSMC ahora en producción y N2 en camino de producción en la segunda mitad de 2025, TSMC presentó A16, la próxima tecnología en su hoja de ruta. A16 combinará la arquitectura Super Power Rail de TSMC con sus transistores nanosheet para su producción planificada en 2026. Mejora la densidad lógica y el rendimiento al dedicar recursos de enrutamiento frontal a las señales, lo que hace que A16 sea ideal para productos HPC con rutas de señales complejas y redes densas de entrega de energía. En comparación con el proceso N2P de TSMC, A16 proporcionará una mejora de velocidad del 8 al 10 % con el mismo Vdd (voltaje de fuente de alimentación positiva), una reducción de energía del 15 al 20 % a la misma velocidad y una mejora de la densidad del chip de hasta 1,10 veces para productos de centros de datos.
Innovación TSMC NanoFlex™ para transistores Nanosheet: la próxima tecnología N2 de TSMC vendrá con TSMC NanoFlex, el próximo avance de la compañía en la cooptimización de diseño y tecnología. TSMC NanoFlex proporciona a los diseñadores flexibilidad en las celdas estándar N2, los componentes básicos del diseño de chips, con celdas cortas que enfatizan el área pequeña y una mayor eficiencia energética, y celdas altas que maximizan el rendimiento. Los clientes pueden optimizar la combinación de celdas cortas y altas dentro del mismo bloque de diseño, ajustando sus diseños para alcanzar las compensaciones óptimas de potencia, rendimiento y área para su aplicación.
Tecnología N4C: Al llevar la tecnología avanzada de TSMC a una gama más amplia de aplicaciones, TSMC anunció N4C, una extensión de la tecnología N4P con una reducción de costos de matriz de hasta un 8,5 % y un bajo esfuerzo de adopción, cuya producción en volumen está programada para 2025. N4C ofrece una base eficiente en áreas Reglas de diseño e IP que son totalmente compatibles con el ampliamente adoptado N4P, con un mejor rendimiento gracias a la reducción del tamaño de la matriz, lo que brinda una opción rentable para que los productos de nivel de valor migren al próximo nodo de tecnología avanzada de TSMC.
CoWoS®, SoIC y System-on-Wafer (TSMC-SoW™): el chip on Wafer on Substrate (CoWoS) de TSMC ha sido un factor clave para la revolución de la IA al permitir a los clientes incluir más núcleos de procesador y memoria de gran ancho de banda ( HBM) se apilan uno al lado del otro en un intercalador. Al mismo tiempo, nuestro sistema en chips integrados (SoIC) se ha establecido como la solución líder para el apilamiento de chips 3D, y los clientes combinan cada vez más CoWoS con SoIC y otros componentes para lograr la máxima integración de sistema en paquete (SiP).
Con System-on-Wafer, TSMC ofrece una nueva opción revolucionaria para habilitar una gran variedad de troqueles en una oblea de 300 mm, ofreciendo más potencia informática mientras ocupa mucho menos espacio en el centro de datos y aumenta el rendimiento por vatio en órdenes de magnitud. La primera oferta de SoW de TSMC, una oblea solo lógica basada en la tecnología Integrated Fan-Out (InFO), ya está en producción. Está previsto que en 2027 esté lista una versión de chip en oblea que aprovecha la tecnología CoWoS, lo que permitirá la integración de SoIC, HBM y otros componentes para crear un potente sistema a nivel de oblea con una potencia informática comparable a la de un rack de servidores de un centro de datos, o incluso a un sistema completo. servidor.
Integración de fotónica de silicio: TSMC está desarrollando la tecnología Compact Universal Photonic Engine (COUPE™) para respaldar el crecimiento explosivo en la transmisión de datos que viene con el auge de la IA. COUPE utiliza la tecnología de apilamiento de chips SoIC-X para apilar un troquel eléctrico encima de un troquel fotónico, ofreciendo la impedancia más baja en la interfaz entre troquel y mayor eficiencia energética que los métodos de apilamiento convencionales. TSMC planea calificar a COUPE para dispositivos enchufables de factor de forma pequeño en 2025, seguido de la integración en el empaque CoWoS como óptica empaquetada (CPO) en 2026, incorporando conexiones ópticas directamente al paquete.
Además, también está desarrollando para los próximos chips dirigidos a las centralitas de los vehículos:
- Embalaje avanzado para automóviles: después de introducir el proceso N3AE “Auto Early” en 2023, TSMC continúa atendiendo las necesidades de nuestros clientes automotrices de una mayor potencia informática que satisfaga las demandas de seguridad y calidad de la carretera mediante la integración de silicio avanzado con embalaje avanzado. TSMC está desarrollando soluciones InFO-oS y CoWoS-R para aplicaciones como sistemas avanzados de asistencia al conductor (ADAS), control de vehículos y computadoras centrales de vehículos, con el objetivo de obtener la calificación AEC-Q100 Grado 2 para el cuarto trimestre de 2025.